走線熙熙，汲汲交期；走線攘攘，亟亟歸檔（dàng）。

項目（mù）伊（yī）始，高速先生的內心其實（shí）是抗拒的，因為實在看不出仿真（zhēn）的必要（yào）：目標信號是DDR3L，數據速率最高800Mbps，地址控（kòng）製類信號（hào）走線拓（tuò）撲為一拖二、T型拓撲。信號普通、速率尋常、拓撲簡單（dān）。

架不住客戶的一再堅持，加（jiā）上前（qián）期項（xiàng）目介入階段，客戶言辭閃爍，提供PCB文件時也不大爽快（kuài），似乎（hū）有難言之（zhī）隱，高速先生漸生警覺——事情可能並沒有想象的（de）那麽簡單。客戶最終（zhōng）還是提（tí）供了單板文件，不過一（yī）直強調（diào）是外協設計的。

打開（kāi）板子仔細查看，卻是險象環生，高速先生精神為之一振，心裏大概有了譜。雖（suī）然有了預判，不過，對於如（rú）此不走尋常路的（de）設計以前隻是耳聞，今日一見，難免興奮，實在（zài）想（xiǎng）看看仿真結果與預期是否一致。

考慮選擇（zé）地址（zhǐ）控製（zhì）類（lèi）信號作為仿真對象，之所以這麽做除了因（yīn）為該單板的此類信號布（bù）線激進，另一個原因是相對於絕（jué）大多（duō）數數據信號的點（diǎn）到點拓撲，地址控製類（lèi）信號（hào）通常是一拖多，而且沒有數據信號對應的片內端接來減小反射（shè），因此（cǐ）出問題（tí）的概率相對較大。先看DDR3L地（dì）址控（kòng）製類走線最（zuì）長的信號波形（如下圖）：高低電平分明，滿（mǎn）足閾值要求（qiú），邊沿單調，沒有回溝，整體看來雖然有輕微的過衝和振鈴，不是十（shí）分完美，也算比較正常（cháng）。

難道（dào）就這（zhè）樣愉快的PASS了？不，還沒到重點。因為通道整體仿（fǎng）真的結果會讓（ràng）你得出截然相反的結論！不信請看同組地址信（xìn）號同時運行時黯然（rán）失色的眼圖：仿佛熬夜之後勉強睜開的眼睛，布滿血絲，感受到他的疲憊了嗎？

不（bú）好意思（sī），放錯圖（tú）了，應該（gāi）是這張。

單拎出（chū）來的信號質（zhì）量沒問題，同組（zǔ）信號一起運行卻不給力，想必一直關注（zhù）高速先生公眾號的朋友已經想到了答案：串擾！是的，高速先生也這（zhè）麽想。尤其是在高速先生新近（jìn）推出一期關於層間串擾的短視頻（pín）之後，串擾問（wèn）題更是引起了不少人的關（guān）注，詳情識別右下方二維碼： 

回到本期案例，繼續抽絲剝繭（jiǎn）。仔細觀（guān）察DDR3L地址信號走線之間（jiān）的間距就能發現端倪：線寬0.1mm，相鄰走線air-gap也是0.1mm！而且還（hái）不是零散的個別現（xiàn）象，整個通道的（de）地址控製類信號都是如此處理。

當然（rán）了，以上關於串擾的推斷還隻是大膽的（de）假設，下麵就需要小心（xīn）的求證。既然懷疑問題的症結在（zài）於串擾，那麽對比不（bú）同程（chéng）度（dù）的串擾對通道信號（hào）的影響最（zuì）具有說服力（lì）。好在仿真的（de）時候可以調整串擾係數（shù），這樣就不必（bì）等（děng）客戶提供不同的PCB版本來逐一驗證。提取參數時通過調整（zhěng）串擾係數，先（xiān）將串擾降低為原版（bǎn）本的75%，由於振鈴的減小，眼睛中的“血絲”開始減少，眼圖如下：

繼（jì）續調（diào）整串擾係數，將（jiāng）串擾減小至原設計的50%，信號振鈴進一步減小，眼圖逐漸恢複（fù）正常。

直接將串擾減小到原設計的5%，整個眼圖都變的（de）精神（shén）抖擻，十分清爽。

通過仿真反饋，客戶最終還是把DDR3L的走線中心距調整至3W，線距（jù）調整後的通道仿真結果達到了預（yù）期的要求。

後來才（cái）了解到，初（chū）始（shǐ）版本PCB是客戶的一（yī）個Layout新手設計，初生牛犢不（bú）怕虎，加上交期（qī）的（de）壓力，走線約束設置出現（xiàn）偏（piān）差，於（yú）是就出現了這麽一版（bǎn）試探信號底線的設計，相信經過這次返工（gōng）的煎熬（áo），串擾對這名（míng）Layout攻城獅而言不會再是書本上蒼（cāng）白的理論。正所謂：走線熙熙，急趕（gǎn）交期；走線攘攘，串（chuàn）擾飆漲。隻是，有多少走（zǒu）線可（kě）以重來，有多少單板經得起等待？