高速先生成（chéng）員--黃（huáng）剛

做多了高速（sù）信號鏈路的設計和仿真後，不管協議的林林（lín）總總，從結構上分，無非就是兩類：要麽（me）就是純板內的高速信號，例如板內的芯片到芯片的高速鏈路；要麽就跨板信號，也就（jiù）是收發芯片在兩個不同的PCB板上，高（gāo）速信號需要跨板連接（jiē）。又或許是同一個高速協議的信號，也可能一塊PCB板走完和分兩（liǎng）塊不同的板（bǎn）去走。

例如大家比較熟悉的PCIE5.0信號，總的損耗要求是36dB。我（wǒ）們看到的大多數的（de）應用場（chǎng）景都是主板+金手指卡的係統，協議對這兩部分的損耗也有明確的要求，所以從這個角度來說，這種（zhǒng）跨（kuà）板的（de）鏈（liàn）路，損耗是很好（hǎo）分的。

插入損耗可以通（tōng）過兩個板子單獨來量化（huà），那回波（bō）損耗呢？同樣也能單獨每塊板子來定義嗎？還是以上麵的PCIE協議來舉例，一般來說協議會定義通道的回波（bō）損耗（hào）大（dà）概會（huì）在8到10dB的樣子（zǐ）。按照插入損耗的邏輯，是不是（shì）就意味著如果主板和金手指板卡兩塊板的回（huí）波損耗都做到（dào）10dB之後，合起來使用的通道回波損耗也一定能在10dB呢？

又到了舉個栗（lì）子（zǐ）的（de）時候了！我們（men）首先營造出兩個具有一定值回波損（sǔn）耗的PCB板，就叫它PCB板1和PCB板2吧。

Case1：PCB板1和PCB板2都有一個110歐姆的突（tū）變點。

兩塊板的阻抗曲線如下，鏈路中間均有一個110歐（ōu）姆左右的阻抗突變點，如下所示（shì）：

這時候兩塊板（bǎn）子單（dān）獨的回波損耗均為（wéi）：17dB@25GHz。

那麽如果（guǒ）把這兩個板子（zǐ）級聯在一起，從全鏈路的（de）阻抗曲線看，就是有兩（liǎng）個110歐姆的阻抗突變點了：

那麽大（dà）家猜猜這個級聯之後的鏈（liàn）路回波損耗還會是（shì）17dB嗎？

噔的一（yī）聲，結（jié）果出來了，上述兩個17dB的板子級聯的話，回（huí）波損耗居然隻有11dB！！！

那大家可能忍（rěn）不住又要問了，你這個是因為兩塊板子都各有一個110歐姆的阻抗高點，兩個突變點都是大於100歐姆的同方向突變點，如果是一塊板110歐姆突（tū）變點，另外一塊板90歐姆突變點的話，會不會有（yǒu）一種互相（xiàng）補充的效果呢？可能就立馬（mǎ）會好了哦！

所以case2的示意圖就像下麵這樣了：

從TDR阻抗來看，兩塊板子的阻（zǔ）抗曲（qǔ）線（xiàn）如下：板子1-110歐姆，板子2-90歐姆。

從單獨每塊板子的（de）回波損耗（hào）結果看是這樣的：板子1-17dB，板（bǎn）子（zǐ）2-16dB。

又是驗證大家想法的時（shí）候了，一個110歐姆，一個90歐姆（mǔ）的反向阻抗突變點，兩塊板子級聯後的回波損耗到底會不會變好呢？首先我們還是來（lái）看（kàn）看級聯後的全（quán）鏈路阻抗，能夠清楚的看（kàn）到這兩個突變點。

回波損耗到底怎麽樣（yàng）呢？時間關係（xì）不賣關子了（le），直接看下圖！

額，感覺比兩個同向的110歐姆阻抗突變點級聯還（hái）差？？？從驗證結果上看起來至少不比它好（hǎo）。

行吧行吧，簡單總（zǒng）結下哈。遇到這種兩塊以上板子去配合使用的場景（jǐng），插（chā）入損耗或許可以直接相加得到總（zǒng）數，但是回波損耗是（shì）萬萬（wàn）不能（néng）的（de）。那麽對設計和仿真端的朋友有什麽啟發呢？首先當然就是鏈（liàn）路的（de）阻抗優（yōu）化和匹配很重要，然後就是對於回波損耗指標的分配（pèi），絕對不能以開頭所說的那樣，總的回波損耗要求做到15dB，那我（wǒ）們分到每塊板隻要都做到15dB就夠（gòu）了，這種思想很危險（xiǎn），而且是（shì）錯誤的哈！另外再深入一下（xià），如果我們隻做這（zhè）個係統裏（lǐ）麵的一塊板子，哪怕（pà）是別人告訴（sù）你，他做的另外一（yī）塊板（bǎn）子（zǐ）回（huí）波損耗（hào）能做到15dB，你（nǐ）也不要掉以輕心，最好你還是把你自己這塊板子的指標嚴格要（yào）求到20dB以下，這樣（yàng）和別人的（de）板子配合起來可（kě）能總（zǒng）鏈路的回波損耗才做（zuò）到（dào）15dB哦，是不是頓時就感（gǎn）覺壓力很大呢（ne），就好像（xiàng）下圖這（zhè）個情況一樣被動了（le）。

問題：如果是你們的產（chǎn）品，隻是係統裏麵的其中一塊（kuài）板子，那麽插入損耗和回波損耗怎麽去定呢？高速（sù）先生想聽聽大家不同的處理方案（àn）！