高速先生成員--黃剛

高速先生在過去的10年內，基本上（shàng）做遍了不同拓撲結構（gòu），不同主控芯片（piàn），不同（tóng）顆（kē）粒類型的DDR4設計和仿真。從這兩年開始（shǐ），DDR5的仿真慢慢變（biàn）多了，在從（cóng）DDR4切換到DDR5的過程中，信號速率翻了一番，從仿真中也發現了很多不同的設計差異點。像地址控製信號增加了ODT、數據DQ信號多了DFE均（jun1）衡（héng）模塊，這些都在之前普及DDR5基礎知識（shí）的文章中有介紹到了。那麽今天Chris說點沒說過的差異點，講講比較重要的一根信號，那就（jiù）是（shì）地址組的時鍾CLK信號，看看它對（duì）比於DDR4的CLK有（yǒu）什麽明顯的差異哈！

下（xià）麵（miàn）就拿一個Rdimm上的DDR5設計給大家展開說說（shuō），首先我們（men）開門見山，直接看看這根一拖（tuō）多的（de）CLK時鍾信號在layout後的樣子，就是長下麵那樣。

乍一看，也沒啥特別的，不也還是差分線，不也還是從頭拖到（dào）尾，和地址（zhǐ）控製信號一（yī）樣的拓撲結構嘛！真的是這樣嗎？難道大家就沒發現（xiàn）這根CLK時鍾信號（hào）比旁（páng）邊的地址信號粗很多嗎？

哦！！！好像還真是，根據（jù）傳輸線的阻抗原理，同（tóng）樣情況下（xià）線寬比較粗，那就是說（shuō）明CLK的差分阻抗比較低（dī）啊！！到底有多低呢？我們說了不（bú）算，協議說了算（suàn）哈。我們翻翻DDR5的行業協議，上麵是這樣說的：單端25歐姆，那（nà）差分信號就是50歐姆（理論上還會小於50歐姆，因為有耦合）啦！

這不是（shì）和DDR4的時鍾設計有巨大甚至有點不能理解的差異了嗎（ma）？DDR4的時鍾信號一般是80到100歐（ōu）姆（mǔ），還算是一個比較正常的差（chà）分阻抗，為啥到了DDR5突然要比較特殊，差（chà）分阻抗直接砍一（yī）半那麽離譜！

Chris知道你（nǐ）們不理解，那就幫（bāng）你們理解下？很（hěn）簡單，我們對比（bǐ）下把CLK信號（hào）做成上麵的50歐姆的差分線和正常像下麵那樣的DDR4的80歐（ōu）姆的時鍾信號（hào）質量就知道了！下圖（tú）是按照DDR4的CLK做法（fǎ），控（kòng）製80歐姆的（de）時鍾信號設計，肉眼看過去，是不是走線線寬就細了很多呢？

那麽我們仿真下看看兩種不同阻抗下的時鍾信號質量？首先我們看看（kàn）常規按照80歐姆差分線設計的時鍾（zhōng）信號（hào）質量，重（chóng）點關注末端的這個顆（kē）粒，仿真（zhēn）結果如下所示：

感覺上（shàng）也……還行啊，時鍾沒有回溝，唯一要（yào）吐槽的可能就是時鍾的幅度有一點低，協議（yì）的要求是峰峰值120mV，能過，但裕量感覺不是很多！

要不我們再看看CLK時鍾設計（jì）為差（chà）分50歐姆的結果？不賣關子，直接給出，如下所示：

哇！！！這個時鍾的信號質量感覺更完美了，波形本身反射更小，而且時（shí）鍾的幅度更高了。把差分80歐姆的常規設計和50歐姆（mǔ）的特殊設（shè）計的時鍾信號波形擺（bǎi）到一起來看，對（duì）比就更明顯了。

看（kàn）來升級到DDR5之後，的確是有很多區別於DDR4的設計點哈！就像本文這個例子一樣，一條（tiáo）平平無奇的CLK時鍾（zhōng）信號，居然還能通過阻抗變化來提升它的信號質量。看來速率高了（le）之後，DDR的設計難度還是會不斷增大，這也促使行業內去研究更多更新穎的設計點去不斷優化，讓內存的速率（lǜ）能越（yuè）做越高哈！