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和理論對著幹?高速印製(zhì)電路板PCB線寬不(bú)同居然會影響走線延時

發(fā)布時間:2026-08-03 14:09:26

我看(kàn)了那麽多年高速先生文章,知道板材的(de)介電(diàn)常數會影響傳輸線的(de)延(yán)時,但是(shì)沒看到有說(shuō)傳輸(shū)線的(de)線寬不同也會影響延時啊!!!

高速先生成員--黃剛

考慮到我們高速(sù)先生的粉絲還是有相當一部分不做(zuò)很高(gāo)速的產品,那今天就不講(jiǎng)高速信號了,甚至這篇文章可以說是和頻率沒關係,我們來講(jiǎng)講一個很簡單的東東,那就(jiù)是傳輸線的延時。此言一出,大家會不會立馬大呼簡單,傳輸線延時的公式是一個在SI領域非常入門級的公式,無論是硬件工程師,PCB工程師,測試(shì)工程師估計都能脫(tuō)口而出,就像下麵那(nà)樣了。

 397-01.png

嗯,確實簡單,看起來影響(xiǎng)傳輸線延時的唯一變量就是介電常數了。我就說嘛,怎麽可能(néng)會跟傳輸線的線寬有關係呢,隻(zhī)要按材確(què)定(dìng)了,介(jiè)電常(cháng)數也是個定值了,從公式上說,傳輸線的延(yán)時不也就是個(gè)定值,跟線(xiàn)寬一點(diǎn)兒關係都不會有吧!

397-02.png 

那沒關係,Chris最喜歡(huān)用仿真數據來證明了。要(yào)不隨便疊個疊層試試(shì)看?我們同時來看看(kàn)表層(céng)走線和(hé)內層走線兩個最常規的(de)走線形式,然後分別選取同樣100歐姆差分阻抗單位長度下(xià)不同(tóng)線寬線距的走線組合來仿真下延(yán)時。疊層示意圖(tú)就是下麵那樣:

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我們通過(guò)阻抗計(jì)算軟件,分別(bié)在表層和內層各給出三個不同的(de)線寬組合,阻抗都是100歐姆,如下所示:

表層的三組線寬線(xiàn)距組合:

 397-04.png

三組帶狀線的組合如下:

397-05.png 

好,表層和內層各三組都按照100歐姆控製,線寬不同的組合都到位(wèi)了。那Chris就和你們一起驗證下。要(yào)不首先(xiān)還是看內層的三組吧,因為畢竟還是(shì)有不少朋(péng)友堅定的相信線寬不會影響延時的哈(hā)!驗證的方法也很簡(jiǎn)單,就是在傳輸線的開(kāi)始端發送一個上升沿信號,來對比(bǐ)下三組case在接收(shōu)端(duān)的延時是否有差異(yì)就行了。

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事不宜遲,我們趕緊來看看內(nèi)層的三種組合在上升沿達到接收端的對比結果:

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我說什麽來這,我就說線寬對延時沒影響的,你看上麵的結果不就是沒(méi)差異嘛!

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的確哈,從內層(céng)走線的對比結果(guǒ)看,不同線寬貌似還真(zhēn)的沒(méi)啥影響哦。不僅是從上麵的時域上升沿信號的方式去看,還是從下圖(tú)頻域的群延時去看(kàn),的確基本上沒差異。散啦散啦,這(zhè)篇文章真沒意思。

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別急著走啊(ā),要(yào)不看完表層(céng)的三個(gè)組合再走不遲嘛。那還是(shì)一樣的做法,Chris分別給三組表層(céng)不同線寬的傳輸線組合發送上升沿信號,同樣來看看接收端的延時差異,如下(xià)所示:

397-10.png 

咦,不(bú)對!好像有差異了啊,三種不同的表層(céng)線寬case的延時居然是有差異的,而且(qiě)還(hái)不小啊!從130ps到138ps到145ps,單位inch長度能各自差出7到8ps,真不小啊!而且從頻域的(de)群延時也是能看到相同的結論,如下所示:

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這是怎麽(me)回事?難道線寬真的會影響傳輸線的(de)延時,那為什麽感覺表層影響到了,但是內層又沒有影響(xiǎng)了,那到底有沒有影響啊?這一切一切的疑問,Chris都隻想留給大家來回答了哈……

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問題:為什麽線寬不同對(duì)內層走線延時沒影響,卻對表層走線延時有影響呢,究竟到底背後是怎麽樣的原理?

 

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