高速先生成員--周偉

華為（wéi）高速信號研究團隊（duì）在DesignCon 2026上發表的論文《PAM6 vs. PAM8 - a Few Considerations more》，對比了448Gps高速信號速率下兩種編碼技術的優劣，隨後2026年5月25日，華為公（gōng）司董事、半導體業（yè）務部總裁何庭波在（zài）國際電路與係統研討會（ISCAS 2026）的主旨演講中，正式提出了指導半導體產業發展的新原則——“韜（τ）定律”。這條以“時（shí）間縮微”為核心的（de）新路徑，意在突破傳統“摩爾定律”以“幾何縮微”（不（bú）斷縮小晶體（tǐ）管尺寸）為主的發展瓶頸。而“韜（τ）定律（lǜ）”的核（hé）心思想是 “時間縮（suō）微” ——壓縮信號傳播、數據（jù）搬運與係統協同所消耗的時間來（lái）提升性能，而非簡單依賴縮（suō）小（xiǎo）晶體管（guǎn）的（de）幾何尺寸。為實現上述目標，華為推出了其核心技術——邏輯（jí）折疊（Logic Folding）。它的技術本質不是簡單（dān）的芯片堆疊，而是一種係統級的拓撲重組（zǔ），它打破了傳統（tǒng）的二（èr）維平麵設計（jì），為了實現更多的功能不是將芯片越（yuè）做越大或是將晶體管越縮越小，而是將電（diàn）路的關鍵邏輯模塊在（zài）三維空間中（zhōng）進行（háng）垂直布局。這一技（jì）術好比將一個攤開（kāi）的“平麵城市”改造為擁（yōng）有大量垂直交通的（de）“立體城（chéng）市”，通過縮短模塊間的物理距離，極（jí）大地壓縮信號傳輸時間（jiān）。

有意思的是，這種（zhǒng）時（shí）間壓縮的理念，不僅適用於芯片內部（bù），也能恰當（dāng）地解釋我們今天要說的 PAM調製技術的（de）演進邏輯：從PAM4到PAM6再到PAM8，每單位時間內（nèi）塞入更多信息的演進路徑，正與“時間縮微”的（de）理（lǐ）念不（bú）謀而合。

如下圖所示，從PAM4到PAM6再（zài）到PAM8，相當於在各自同一時（shí）間窗口內堆積更多的眼圖，相對於NRZ傳輸一（yī）定數（shù）量的（de）數（shù）據需要更多的時間，而通過PAMx編碼後，同一時間傳輸更多的數（shù）據，提升（shēng）了信號的傳（chuán）輸速率和效（xiào）率（時間微縮）。這種方式（shì）也（yě）可以和物理芯片在（zài）三（sān）維空間中的重新布局一樣，它們都遵循著同一個核心邏輯：當物（wù）理資（zī）源的擴張（如芯片（piàn）製程或信道帶寬）逼近極限時，通過在同一個（gè）時間單位內“壓縮”或“塞入”更多信息，來提升性能，所以說完美（měi）契合了“韜（τ）定律”的核（hé）心思想。

（圖片摘自DCON26_PAPER_Track07_400GChannelsforAIApplicationsPassiveActiveCopperCableAssembliestoEnableScaleUpScaleOut_212_31.pdf）

PAM技術主要通過在一個符號周期內使用更多電壓電平來傳輸更多比特（tè），從而在單位時間內傳輸更多（duō）數據。PAM4使用4個電平，一個符號代表2個比特。相比之下，PAM6使用6個（gè）電（diàn）平，一個符號代表約2.585比特；PAM8使用8個電平，一個符號（hào）可代表完整的3個比特。

為了實現448Gbps的超高（gāo）單通道（dào）速率，業界開始評估PAM4、PAM6和PAM8三種備選方案。在完全相（xiàng）同（tóng）的傳輸速率下（448Gbps），它們采用了不同的技（jì）術組合：

 PAM4通過最高速的時鍾來壓縮時間。PAM6和PAM8則選擇降低對“頻率（lǜ）”的要求，轉而用更複雜的編碼技巧換取更寬鬆的信（xìn）號周期，在時間上找到了一條更經濟的“緩衝道”，本（běn）質上都是在“時間維度”上的靈活運用。

而（ér）這篇DesignCon2026技術論文《PAM6 vs. PAM8 - a Few Considerations more...》聚焦於下一代 448Gbps 高速有線（xiàn）通信的調製方案選擇，在 PAM4 麵臨帶寬瓶頸（其（qí）112GHz奈奎斯特頻率接近信道和矽技術的物理極限）的背景下，探討 PAM6 和 PAM8 哪種高階脈衝幅度調製方案更適合（hé）作為 448Gbps 速率的替代路徑。

文章主要（yào）的研究方法是首先基於理論分析：建立（lì）包含發射機噪聲、接（jiē）收機噪聲、串擾、量化噪聲、抖（dǒu）動、殘留ISI、DAC非線性（RLM）等影響因素的數學（xué）模型，比較PAM4、PAM6、PAM8在（zài）相同比特率下的（de）理論信噪比（SNR）和符號誤碼率（lǜ）（SER）等方麵的理論優劣。

然後再通過實驗驗（yàn）證：使用 7nm CMOS 的 SerDes 模擬前端 （AFE）包含CTLE、時鍾（zhōng）生成（chéng）等硬件環境，及 MATLAB 軟件實現數字信號處理（FFE、DFE、MLSD、FEC編解碼）等搭建混合測試平台，在短通道（~31dB@36.25GHz）和（hé）長通道（~44dB@36.25GHz）兩（liǎng）者均近似恒定（dìng）斜率上實（shí）測 PAM6 與（yǔ） PAM8 的性能（因為（wéi）硬件限製，實際用145 Gbps速率測試，但可等比折算（suàn）到（dào）448Gbps）。在同等噪聲下的對比如下表所示。

從表中可以看出，表麵（miàn）看PAM8 符號（hào）率最低，信道損耗最小，似（sì）乎最有利；但實際上PAM8電平間隔急劇減小，導（dǎo）致對噪聲、非線性、量化誤差（chà）極其敏感。理論上的SNR劣勢（7.36dB）需要靠（kào）更低的信道損耗來彌補，但實（shí）測（cè）發現難以（yǐ）完全補回，如下圖所（suǒ）示。

從實（shí）測性能上來看（kàn），不管是長通道還是短通（tōng）道，PAM8的誤碼率（lǜ）比PAM6高一個數量級，即使它（tā）的信道損耗更低（dī）。另外PAM8 對非線性非常敏感（gǎn），導致 DFE 抽頭值（zhí）大幅下降（從0.5+降至0.1），均（jun1）衡效果變（biàn）差，PAM6 則相對穩健。從FEC糾錯能力看，單KP4 RS(544,514) FEC時，PAM6 短通道可通過，長通（tōng）道接近不（bú）達標狀態，而（ér）PAM8 短通道和長通道均無法通過。

下圖顯示通過增加硬解碼（HD）漢明300/310內碼後的FEC符號誤差概率，PAM6兩種（zhǒng）信道案例均獲得了輕（qīng）微改善。短通道原本已通過KP4目標閾值，但額外的小幅餘量不足以使長通道案例達到KP4 FEC的範圍。

類似地，下圖顯示了相同PAM8通道案例在添加硬（yìng）解碼漢明180/189內碼後的FEC符號誤差概率，該圖與上麵圖片對比表明，PAM8的兩種通道案例均獲得了更顯著的改善。原本（běn）失敗的兩種情況現在都通過了KP4目標閾值，短通道案例具有相（xiàng）當大的餘量，長通道案例則勉強通過。說明PAM8 必須依賴更強的FEC（更大開（kāi）銷或級聯編碼），而（ér）這（zhè）會增加延遲（chí）和功耗。

最後得出關鍵的結論，在 448Gbps 這一（yī）代有線通信中，盡管 PAM8 能進一步降低信道（dào）損耗和符號率，但在實際工程實（shí）現中，它對非線性的敏感（gǎn）性、對ADC 量化精度的要求、以及更差的抖動縮放特（tè）性（xìng），使其整體性能不如PAM6，換句話說PAM8也並非 PAM4 的最佳替代者；PAM6 以其更均衡的性（xìng）能、對非線性和（hé）噪聲的相（xiàng）對寬容、以及與現有糾（jiū）錯技術的更好配合，在“時間縮微”與（yǔ）“信號完整性”之間取得（dé）了更優的折衷。這為後續高速 SerDes 的調製方案選擇提供了（le）重要（yào）的量化依據和（hé）設計指導。

如果未來信道（dào）與（yǔ）矽技術能逼（bī）近 PAM4 的奈奎斯特帶寬，PAM4 仍是最優選擇。若必須降速，PAM6 相比 PAM8 具備更穩健、更均衡的工程候選方案。PAM8 需要更理想的信道（極低噪聲、高線性度、高分辨率ADC）才能發揮潛力，這在當前技術下不現實。PAM6 整體優於 PAM8，在相同的（de）速率、信道、工藝條件下，PAM6 取得了更低（dī）的誤碼率、更好的非線性容限、更均衡的工程實現複雜度。PAM8 的理論“時間（jiān）縮微”優勢被信號完整性問題抵消，雖然降低了符號率（時（shí）間壓力減小），但電平間（jiān）隔的大幅縮小（xiǎo）帶來了更嚴重的噪聲、非線性、量化誤差問題，最終得不償失。

（本文結合最新的“韜定律”理（lǐ）解和（hé）基於DCON26_PAPER_Track09_PAM6vs.PAM8FewConsiderationsMore85_51.pdf文章的解讀，文章內容和大部分圖片均出自該文章，如果理解有誤，請大家提出，我們一定（dìng）虛心接受並糾（jiū）正。）

問題（tí）來了：

光（guāng）進銅退（tuì），CPC還有機會（huì）嗎（ma）？